pld设计问答

PLD设计问答

1. 什么是.scf？

答：SCF文件是MAXPLUSII的仿真文件,  可以在MP2中新建.

1. 用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口, 发现问题：要使得sdram读写正确, 必须把186(主CPU)的clk送给sdram, 而不能把clk经cpld的延时送给sdram. 两者相差仅仅4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在xilinx器件上没有问题. 这是怎么回事？

答：建议将所有控制和时钟信号都从PLD输出, 因为SDRAM对时钟偏移(clock skew)很敏感, 而Altera的器件PLL允许对时钟频率和相位都进行完全控制. 因此, 对于所有使用SDRAM的设计, Altera的器件PLL必须生成SDRAM时钟信号.

要利用SDRAM作为数据或程序存储地址来完成设计, 是采用MegaWizard还是Plug-In Manager来将一个PLL在采用Quartus II软件的设计中的顶层示例？可以选择创建一个新的megafuntion变量, 然后在Plug-In manager中创建ALTCLKLOCK(I/P菜单)变量. 可以将PLL设置成多个, 或是将输入划分开来, 以适应设计需求. 一旦软件生成PLL, 将其在设计中示例, 并使用PLL的“Clock”输出以驱动CPU时钟输入和输出IP引脚.

2. 在max7000系列中, 只允许有两个输出使能信号, 可在设计中却存在三个, 每次编译时出现“device need too many [3/2] output enable signal”. 如果不更换器件（使用的是max70lc68）. 如何解决这个问题？

答：Each of these unique output enables may control a large number of tri-stated signals.  For example,  you may have 16 bidirectional I/O pins.  Each of these pins require an output enable signal.  If you group the signals into a 16-bit bus,  you can use one output enable to control all of the signals instead of an individual output enable for each signal.  （参考译文：这两个独特的输出使能中每个都可能控制大量三相信号. 例如, 可能有16个双向I/O引脚. 每个引脚需要一个输出使能信号. 如果将这些信号一起分组到一个16位总线, 就可以使用一个输出使能控制所有信号, 而不用每个信号一个输出使能. ）

3. 关于vhdl的问题：process(a, b, c) begin… end process; 如果a、b、c同时改变, 该进程是否同时执行三次？

答：PROCESS STATEMENTS 中的执行跟逻辑有关系,  假如是同步逻辑,  则在每次时钟的触发沿根据A, B, C的条件来执行一次；假如是异步逻辑,  则根据判断A、B、C的条件来执行. 一般我们都推荐使用同步逻辑设计

4. 在设计最初, 由于没有将时钟信号定义在全局时钟引脚上, 导致MAXPLUS II 在时间分析时提示错误：（时钟偏斜加上信号延迟时间超过输入信号建立时间）. 全局时钟引脚的时钟信号到各个触发器的延时最小, 有没有可能通过编译软件设置, 将普通I/O脚上的时钟信号也经过芯片内部的快速通道以最小的延迟送到每个触发器时钟引脚？

答：you can register that signal and assign it as the global signal,  by the step flow: assign->logic option->Individual logic options->Global signal.  But you'd better input the clock signal through the dedicated input pin. （参考译文：可以寄存这个信号, 并将它指定为全局信号, 步骤如下：指定—>逻辑选项—>个别逻辑选项—>全局信号. 但是, 最好通过专用输入引脚输入时钟信号. ）

5. 用MaxplusII 软件设计完后, 用Delay Matrix查看延迟时间. 由于内部触发器的时钟信号用了一个输出引脚的信号, 譬如将一引脚ClkOut定义为Buffer, Clkout是一时钟信号, 然后反馈到内部逻辑, 内部逻辑用此信号作为时钟信号, 但用Delay Matrix, 却查看不到一些信号相应于ClkOut的延迟, 因为ClkOut是一Output引脚, 在Delay Matrix source 一栏中没有ClkOut信号, 如何解决这个问题？

答：这种做法在逻辑设计中称为GATE CLOCK,  所谓GATE CLOCK就是将设计中的组合逻辑结果拿来做时钟信号,  这是一种异步逻辑设计.

现在都推荐使用同步逻辑设计方法. 可以将该信号(CLKOUT)拿来作使能信号,  即ENABLE信号,  而时钟信号还是采用原来的统一时钟,  使设计用尽量少的同步时钟,  这样一来就还是用DELAY MATRIX来分析原有的时钟.

6. 我是一个epld的初学者, 目前看到xilinx的Virtex-II中嵌入大量的资源如：powerpc、ram等, 究竟如何在fpga中使用这些资源？

答：Xilinx Virtex-II中嵌入的资源非常丰富, 如BlockRAM、Digital Clock Manager、On-chip termination等等. ISE 4.2i软件完全支持这些资源. 可以举出单元库中相应基本数据的实例. Xilinx Core Generator中也还支持BlockRAM等特性. 至于PowerPC和MGT设计, 可以使用Virtex-II Pro开发者套件.  

7. 在设计中, 往往需要对某个信号做一定（任意长）的延时, 有没有好的方法来实现？而不是采用类似移位寄存器的方法来延时.  

答：使用移位寄存器在FPGA中对信号进行延时是一种好方法. Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器. 这就提供了一种高效的途径来在FPGA中实现移位寄存器. 无须使用触发器就可以实现一个16位寄存器. 作为一个好的设计习惯, 任何情况下都不要通过闸延迟来实现延迟逻辑.  

8. ISE中的PAD TO PAD CONSTRAINT 是否是包括输入输出的pad时延之和再加上输入输出之间的组合逻辑的时延？还是只是输入输出之间的组合逻辑的时延？

答：Xilinx PAD-to-PAD contraint的确涉及到输入输出PAD时延. 这从布局后时序报告中可以看出.  

9. 由于现在的设计基本上都是同步设计, 那么PAD TO PAD CONSTRAINT 在什么情况下使用？

答：虽然现今多数设计都是完全同步, 但仍有一些情况需要从一个输入引脚到另一个输出引脚的纯粹组合路径. 因此, 仍然需要PAD-to-PAD constraint控制这些路径的时延.

10. 如何在ISE 中看到PAD TO PAD 的布线情况？

答：通常不必在意信号在FPGA内的路线, 只要它涉及到时序问题. 这种工具将对以优化的方式对设计进行路由. 如果希望检查具体路由, 可以使用Xilinx FPGA Editor, 它包含在ISE4. 2i软件中.

11. 在Xilinx Foundation 3. 1i下用JTAG PROGRAMER下载程序到芯片中, 可是总是出现如下错误：If the security flag is turned on in the bitstream,  programming status can not be confirmed;others,  programming terminated due to error.  测量电路信号, 没有相应的波形, 显然下载没有成功. 所用的芯片是：Xilinx Spartan2 XC2S50TQ144. 怎么解决？

答：This is a security feature.  By disabling readback,  the configuration data cannot be read back from the FPGA.  This prevents others from pirating your intellectual properties.  You can enable or disable this feature during bitstream generation.  

The proper way to determine if the configuration is finished without error is to check the status of the DONE pin on the FPGA.  DONE pin should goes high if the bitstream is received correctly.  Also,  since you are using JTAG configuration,  please make sure you have selected JTAG clock (not CClk) as your Startup clock during bitstream generation. （参考译文：这是保密功能. 通过禁用回读, 配置数据不能从FPGA回读. 这可以防止其他人盗用你的成果. 在生成位元流过程中, 可以启用或禁用这个功能.

确定配置是否准确无误地完成, 适合的方法就是检查FPGA上DONE引脚的状态. 如果正确地接收了位元流, 则DONE引脚将会升高. 而且, 既然使用JFAG配置, 就要确保在生成位元流过程中, 已经将JGAG时钟(而不是CClk)选作了Startup时钟. ）

12. Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器. 可否理解为, 在写设计的时候如果设计了一个深度不大于16位的移位寄存器, ISE综合时就会用一个LUT来替代它？

答：Most synthesis tools (e. g.  Synplify Pro,  Xilinx XST) are able to infer LUT based shift register (SRL16E) from your source code.  Even for depth greater than 16,  the tool is smart enough to infer multiple SRL16E to realize the shift register.  Another way to utilize this feature is to instantiate an SRL16E in the source code.  You can refer to the Library Guide in the Xilinx ISE software package for more details.  （参考译文：大多数综合工具, 例如Synplify Pro和Xilinx XST, 都能根据源代码中的移位寄存器SRL16E来推断 LUT. 即使是深度大于16的情况, 此类工具也能够推断出多SRL16E, 从而实现移位寄存器. 利用此功能的另一种途径是在原代码中例示一个SRL16E. 详细说明可以参考Xilinx ISE软件包中的库指南. ）

13. LUT是实现组合逻辑的SRAM, 怎样实现一个时序的移位寄存器, 是不是必须加一个触发器来配合LUT？   

答：The LUTs in Xilinx Virtex architecture are not simply combinational logic.  When it is configured as 16x1 RAM,  the write operation is synchronous.  When it is configured as shift register,  there is no need to consume any flip-flop resource.  In fact the internal circuitry of a Virtex LUT is more complicated than what it looks like.  （参考译文：Xilinx Virtex结构中的LUT不是简单的组合逻辑。当它被配置为16x1 RAM时，写操作是同步的。当它被配置为移位寄存器时，则无需消耗任何flip-flop资源。事实上Virtex LUT的内部电路比看起来更复杂。）

14. 在foundation 3.1环境里怎么找不到启动testbench.vhd的程式？

答：伴随Foundation 3.1i出现的仿真器为门极仿真器, 因此你不能在这种设计环境下以VHDL级运行仿真. vhdl代码必须在你运行任何仿真之前进行综合. 因此, 在Foundation 3.1i环境下并不能使用vhdl testbench. 作为替代方式, 你可以编写仿真script.

实际上, Foundation 3.1i是一款相对较老的软件.  Xilinx ISE软件中支持HDL testbench, 它的最新版本为4.2i.

15. 关于双向口的仿真, 如果双向口用作输入口, 输出口该怎么设置？

答：做仿真时, 软件会自动地将IO口(包括双向口)的引脚本加入到. SCF文件中去. 先新建一个SCF文件, 然后在NODE->ENTER NODES FROM SNF->LIST, 将列出的所有IO引脚(包括了双向口)都加入仿真文件中, 就可以进行仿真了.  

16. 关于ACEX1K的I/O脚驱动能力. ALTERA 计算功耗的datasheet 中：对ACEX1K器件, PDCOUT （power of steady-state outputs）的计算就是根据IOH, IOL来计算的, 能否告诉我ACEX1K芯片的IOH, IOL分别是多少？  

答：关于ACEX1K的IO驱动能力, IOH&IOL的大小可以从ACEX1K的数据手册中查到(ACEX. PDF PAGE 50/86).

17. 设计中Vccio=3. 3V, 假如IOH=20mA,  IOL=20mA, n=10 (Total number of DC output with steady-state outputs), 如何计算PDCOUT?

答：关于功耗的计算可以参照AN74(P2)中的功耗计算公式.

18. 当Vccio=3. 3V时, 对于输入脚, 它兼容TTL, CMOS电平；对输出脚, 它是否也兼容TTL和CMOS电平？对CMOS电平, 是否需要用OpenDrain 加上下拉电阻来实现？

答：ACEX1K器件引脚兼容TTL与CMOS电平. COMS输出是否要加上拉电阻要看外部接的CMOS电平, 假如说接5V COMS则需要上拉.  详细情况可以参照AN117.

19. 将EPC2与EPF10K30A连接成JTAG菊花链的形式, 在调试阶段可以跳过EPC2直接配置EPF10K30A, 而在配置通过验证以后再利用EPC2的JTAG口将EPF10K30A的配置信息固化到EPC2中去. EPC2的专用配置端与EPF10K30A配置端连接, 当系统脱离JTAG电缆上电配置时, 由EPC2完成对EPF10K30A的配置. 这个过程中有一个疑问, EPF10K30A相当于有两个配置通道（一个通过JTAG, 一个通过EPC2), 当其中一个配置通道工作时, 另外一个配置通道的存在是否会影响到配置过程的正常进行呢？如果相互影响, 怎样才能做到两种方式同时存在又互不影响呢？

答：可以使10K30A拥有两个不同的下载方式,  在板子上做一个跳线开关即可. 也可以从当地的代理得到该模块的参考设计.  

20. ALTERA是建议直接使用MAXPLUSII或QUARTUS编译HDL源代码, 还是使用第三方EDA工具（如SYNPLIFY、LeoanrdoSpectrum或SYNOPSYS）先把HDL源代码编译为edf文件后再使用ALTERA的工具编译？

答：ALTERA建议用第三方的工具将HDL源代码编译为edf文件后再使用ALTERA的工具进行布局布线. ALTERA的MAXPLUSII和QUARTUS也都自带有HDL的综合器, 一些简单的设计可以直接在MP2或QII中编译即可. 而且可以直接在软件中后台调用第三方的EDA工具.

21. 用MAXPLUSII或QUARTUS多次编译同一设计生成的带延时的网表文件中的延